|
|
СумматорСодержание: стр. Введение 3 Общая часть 4 1.Описание и классификация существующих сумматоров 4 1.2.Комбинационные сумматоры 5 1.2.1 Полусумматоры 5 1.2.2. Полный сумматор 6 1.2.3. Многоразрядный последовательный сумматор 7 1.2.4. Многоразрядный параллельный сумматор с последовательным переносом 9 1.2.5. Многоразрядный параллельный сумматор с параллельным переносом 10 1.2.6. Сумматор с групповым переносом 14 1.2.7. Сумматоры для двоично-десятичных чисел 15 1.3.Накапливающий сумматор 15 1.4.Интегральные микросхемы сумматоров 18 2. Аналитичексая часть ................................................ .... 20 2.1.Разработка электрической принципиальной схемы и выбор элементной базы 20 2.2. Определение временных параметров устройства 21 2.3. Расчет потребляемой мощности 27 2.4. Сравнительная характеристика серий ТТЛ 28 3.Конструкторская часть 30 3.1. Разработка и описание конструкции накапливающего сумматора 30 3.2. Расчет надежности конструкции 31 4. Экспериментальная часть 35 Заключение 36 Список литературы: 37 ВВЕДЕНИЕ Как известно, все многообразие математических операций (вычитание, умножение, деление, вычисление тригонометрических функций, извлечение корня и т. д.) можно свести к единственной операции сложения прямых, обратных или сдвинутых на определенное число разрядов кодов чисел. Поэтому одним из основных узлов арифметических устройств ЭВМ является сумматор. Сумматоры многоразрядных чисел, которыми оперирует машина, составляются из одноразрядных сумматоров. ОБЩАЯ ЧАСТЬ 1.1.ОПИСАНИЕ И КЛАССИФИКАЦИЯ СУЩЕСТВУЮЩИХ СУММАТОРОВ При сложении двух чисел, представленных в виде двоичных кодов A (a0, a1, ... an) и B (b0, b1, ... bn) образуется сумма S (s0, s1, ... sn). Значение i-x разрядов образуется в соответствии с правилом: {Si=ai+bi+pi-1 ; pi=0 - при (ai+bi+pi-1) где Si - сумма в i-м разряде, pi-1 - перенос из соседнего младшего разряда, К - основание системы счисления. Сумматоры классифицируют: По принятой системе счисления и кодирования По способу организации суммирования По способу обработки многоразрядных чисел По принятой системе счисления и кодирования сумматоры различают на двоичные; двоично-десятичные; десятичные и др. По способу организации суммирования сумматоры могут быть комбинационные и накапливающие. Для сложения многоразрядных чисел сумматор представляет собой набор одноразрядных сумматоров, имеющих входы для слагаемых и переноса из младшего разряда и выходы суммы и переноса в старший разряд. По способу обработки многоразрядных чисел различают сумматоры последовательные, параллельные и параллельно-последовательные, то есть независимо от того сумматор комбинационного или накопительного типа, он может быть последовательным, параллельным или параллельно-последовательным. В рамках этой работы будем подразделять сумматоры прежде всего на комбинационные и накапливающие. 1.2. КОМБИНАЦИОННЫЕ СУММАТОРЫ 1.2.1. ПОЛУСУММАТОРЫ Простейшей задачей сложения двух двоичных чисел является сложение двух одноразрядных двоичных чисел A и B. Представляя A и B логическими переменными a0 и b0, можно получить таблицу истинности полусумматора: Таблица 1. a0 в0 S0 c1 0 0 0 0 0 1 1 0 1 0 1 0 1 1 0 1 Если а0 и b0 равны, единице, происходит перенос в следующий старший разряд. Следовательно, такой сумматор должен иметь два выхода: один для формирования части суммы, относящейся к данному разряду, S0 и еще один - для переноса в следующий старший разряд - с1. Составляя нормальную дизъюнктивную форму, получаем следующие функции: Следовательно, перенос происходит по функции И, а сумма - по функции неравнозначности - ИСКЛЮЧАЮЩЕЕ ИЛИ. Схема, реализующая обе указанные функции, называется полусумматором: a0 S0 a0 s0 b0 c1 b0 c1 Рис. 1. Схема полусумматора. 1.2.2. ПОЛНЫЙ СУММАТОР Для сложения многоразрядных чисел в двоичном коде полусумматор можно использовать только для одного младшего разряда. Во всех остальных разрядах складываются не два, а три числа, так как может произойти перенос из предыдущего младшего разряда. Таким образом, в общем случае для каждого разряда необходима логическая схема с тремя входами ai, b i, ci и двумя выходами si и ci+1. Такая схема называется полным сумматором. Её можно реализовать с помощью двух полусумматоров: ci Si ai Сi+1 bi Рис. 2. Схема полного сумматора. В табл. 2 связаны все возможные варианты значений i-го разряда, возникающие при сложении двух двоичных чисел A и B и результат сложения (функции Si и сi+1). Таблица 2. Состояние входов и выходов полного сумматора ai bi ci Si ci+1 0 0 0 0 0 0 1 0 1 0 1 0 0 1 0 1 1 0 0 1 0 0 1 1 0 0 1 1 0 1 1 0 1 0 1 1 1 1 1 1 По таблице истинности для полного сумматора получаем следующие булевы функции: (1.1) (1.2) 1.2.3. МНОГОРАЗРЯДНЫЙ ПОСЛЕДОВАТЕЛЬНЫЙ СУММАТОР Используя полный сумматор, можно построить суммирующее устройство для сложения многоразрядных двоичных чисел A и B. Различают многоразрядные последовательные и параллельные сумматоры. Последовательный многоразрядный сумматор состоит из одноразрядного полного сумматора, на входы ai и bi которого из сдвигающих регистров, хранящих числа A и B, подаются по тактам разряд за разрядом коды этих чисел, начиная с младшего разряда (рис.3) Рис. 3. Последовательный многоразрядный сумматор. Если время элемента задержки равно одному такту, то сигнал переноса от предыдущего разряда, сформированный в предыдущем такте, поступит на нижний вход сумматора только в следующем такте, когда на входы a и b будут поданы значения следующего разряда чисел A и B. В результате на выходе S разряд за разрядом в виде последовательного кода будет формироваться двоичное число, равное сумме A и B, которая воспринимается сдвиговым регистром суммы. Достоинством последовательного сумматора является простота схемы, требующая минимального количества оборудования, недостатком - низкое быстродействие, так как для сложения кодов n-разрядных чисел требуется (учитывая возможность переполнения) (n+1) тактов работы устройства. 1.2.4. МНОГОРАЗРЯДНЫЙ ПАРАЛЛЕЛЬНЫЙ СУММАТОР С ПОСЛЕДОВАТЕЛЬНЫМ ПЕРЕНОСОМ Параллельный многоразрядный сумматор имеет значительно меньшее время выполнения операции. В этом устройстве операция сложения производится одновременно за один такт во всех n разрядах чисел A и B, поступающих в параллельном коде. Однако время выполнения операции сложения в параллельном сумматоре, изображенном на рис. 4, намного больше времени сложения в одноразрядном сумматоре. b3 a3 b2 a2 b1 a1 b0 a0 c3 c2 c1 c4 S3 S2 S1 S0 Рис. 4. Четырехразрядный сумматор с последовательным переносом. В этом сумматоре сигнал переноса распространяется последовательно от разряда к разряду по мере образования числа суммы в каждом отдельном разряде. Действительно, сигнал переноса с4 может принять истинное значение, когда перед этим будет установлено правильное значение переноса с3. Перенос с3 образуется после наличия переноса с2 и т.д. Такой порядок образования переноса называется последовательным. В данном сумматоре из четырех разрядов время распространения переноса Tпер=4tзд, где Tпер - время распространения переноса в четырехразрядном сумматоре. Tпер=tздn Поэтому в таком сумматоре при увеличении разрядности слагаемых чисел увеличивается время суммирования, а быстродействие уменьшается (см. рис. 1.5 а). При определенной разрядности чисел A и B время Tпер может оказаться недопустимо большим. 1.2.5. МНГОРАЗРЯДНЫЙ ПАРАЛЛЕЛЬНЫЙ СУММАТОР С ПАРАЛЛЕЛЬНЫМ ПЕРЕНОСОМ Исключить зависимость длительности распространения переноса от разрядности слагаемых n можно в сумматоре с параллельным переносом. По выражению (1.2) можно сформулировать следующее правило: а) на выходе i-го разряда будет перенос, если ai и bi равны единице, независимо от значения переноса сi на входе разряда. Это первая составляющая выражения (1.2). б) на выходе i-го разряда будет перенос, если ai или bi равны единице и на входе разряда есть перенос сi. Это вторая составляющая выражения (1.2). Первую составляющую выражения (1.2) назовем: образование переноса gi = aibi, вторую - распространение переноса pi = ai + bi. Выражение (1.2) преобразуется в выражение сi+1 = gi + pici (1.3) Пользуясь выражением (1.3), можно вывести следующие формулы для вычисления сигнала переноса: с1 = g0 + p0c0 с2 = g1 + p1c1 = g1 + p1g0 + p1p0c0 с3 = g2 + p2c2 = g2 + p2g1 + p2p1g0 + p2p1p0c0 (1.4) c4 = g3 + p3c3 = g3 + p3g2 + p3p2g1 + p3p2p1g0 + p3p2p1p0c0 Хотя полученные выражения достаточно сложные, время формирования сигнала переноса в любой разряд с помощью дополнительных преобразований определяется только временем задержки распространения сигнала на трех элементах И-НЕ. (см. рис. 5б). Рис.5. Параллельный сумматор с последовательным (а) и параллельным (б) переносом; (в) - схема блока переноса. Рис. 6. Четырехразрядный сумматор с параллельным переносом. На рис. 6. приведена блок-схема четырехразрядного сумматора со схемой параллельного (ускоренного) переноса. В схеме ускоренного переноса реализовано выражение (1.4). Полная схема сумматора выпускается в интегральном исполнении. Сложение чисел, содержащих более четырех разрядов, можно реализовать путем последовательного подключения нескольких четырехразрядных сумматоров. При этом перенос с4 подключался бы к входу переноса с0 следующего, более старшего сумматора. Однако такое построение схемы не совсем логично: тогда как перенос внутри каждой группы осуществляется параллельно, перенос от одной группы к другой производится последовательно. Для достижения возможно малого времени выполнения операции сложения необходимо и перенос от группы к группе осуществлять параллельно. С этой целью рассмотрим еще раз выражение для с4. Выражение: g3 + p3g2 + p3p2g1 + p3p2p1g0 обозначим G, а выражение p3p2p1p0 обозначим P. Введем функцию образования переноса для группы P, после чего получим: C4 = G + Pc0 Это выражение формально совпадает с выражением (1.3). Следовательно, в каждой отдельной 4-рядной секции сумматора необходимо выработать лишь соответствующие вспомогательные переменные G и P и потому же алгоритму, который использовался ранее для переноса от разряда к разряду, согласно выражению (1.4) обеспечить параллельный перенос от группы к группе. Этот принцип использован в представленной на рис. 7 блок-схеме 16-разрядного сумматора с параллельно-параллельным переносом. Рис. 7. 16-разрядный сумматор с параллельно-параллельным переносом Эта схема ускоренного переноса изготовлена в виде отдельных интегральных микросхем типа К155ИП4. Зарубежные аналоги SN74182 (ТТЛ) МС10179 (ЭСЛ) и МС14582 (КМОП). Приведем пример синтеза четырехразрядного параллельного сумматора с параллельным переносом. Булевы функции для сигналов переноса такого сумматора согласно (1.2), в котором примем с0 = 0, предполагая, что перенос в младший разряд отсутствует, имеет вид: с1 = а0b0 c2 = a1b1+a0b0(a1+b1) c3 = a2b2+a1b1(a2+b2)+a0b0(a2+b2)(a1+b1) Эти функции, преобразованные по правилам булевой алгебры в базисе Шеффера примут вид: с1 = a0b0 По этим функциям синтезирована схема рис. 1.5 б. На схеме обведены пунктиром те ее участки, которые не входят в последнее выражение и будут объяснены ниже. Сравнивая рис. 1.5 а и б видим, что быстродействие сумматора с параллельным переносом, определяемое, как уже упоминалось, толькл временем задержки трех схем И-НЕ, формирующих сигнал переноса и временем задержки одноразрядного сумматора, определяется дорогой ценой усложнения его схемы. Реализация же функции (1.2) при достаточно больших n оказывается настолько сложным, что в чистом виде сумматоры с параллельным переносом почти не применяются. Тем не менее принцип параллельного переноса используется в широко распространенных сумматорах с т. н. групповым переносом. 1.2.6. СУММАТОР С ГРУППОВЫМ ПЕРЕНОСОМ Сумматор с групповым переносом представляет собой многоразрядный параллельный сумматор, разбитый на несколько групп равной длины. Каждая группа представляет собой параллельный сумматор, включающий участки схем, обведенные пунктиром (см. рис. 1.5 б). На один из входов поступает перенос от старшего разряда предыдущей i-й группы к разрядам следующей i+1 группы. Однако для сохранения быстродействия этот сигнал переноса поступает не с выхода сумматора старшего разряда i-й группы, а формируется по (1.2) блокам переноса, анализирующим слагаемые в разрядах i-й группы, "не дожидаясь", когда в ней произойдет сложение "своих" четырех разрядов. Схема блока переноса представлена на рис. 1.5 в, где a0, b0, ..., a3, b3 - значения разрядов чисел A и B i-й группы. С помощью таких блоков сигналы переноса, сформированные блоком i-1 группы передается к следующей i группе. Сумматоры с групповым переносом обладают высоким быстродействием при относительно простой их реализации. 1.2.7. СУММАТОРЫ ДЛЯ ДВОИЧНО-ДЕСЯТИЧНЫХ ЧИСЕЛ Сложение двоично-десятичных чисел является достаточно часто встречающейся операцией. Для сложения двух двоично-десятичных чисел можно использовать по одному четырехразрядному двоичному сумматору на каждую декаду. Однако после суммирования следует производить коррекцию, которая определяется преобразованием двоичного кода в двоично-десятичный. Если в какой-либо декаде происходит перенос необходимо добавлять к ней 6, чтобы компенсировать разницу в весах разрядов. Благодаря этому, уже достигается правильное значение двоично-десятичного числа. Вся эта структура также выпускается в виде интегральных схем. 1.3.НАКАПЛИВАЮЩИЙ СУММАТОР Накапливающий сумматор - сумматор, в котором значение суммы сохраняется после прекращения подачи слагаемых. Слагаемые подаются в параллельном коде последовательно друг за другом. Такой сумматор может просуммировать любое количество чисел и сохраняет последнее значение суммы. Схема накапливающего сумматора строится на основе триггера со счетным входом, реализующим операцию сложения по модулю 2. Таблица истинности для i-го разряда накапливающего сумматора представлена таблицей 3, где: Qi - значение суммы i-го разряда перед подачей слагаемого A(a0...an) ai - значение i-го разряда слагаемого A ci - перенос из предыдущего младшего разряда сi+1 - перенос в следующий старший разряд Si - значение суммы i-го разряда после суммирования с числом A Vi - импульс управления на счетном входе i-го триггера Из таблицы 3 видно, что: После преобразования получаем: , (1.5) то есть триггер работает как счетный триггер, выполняющий суммирование по модулю 2 слагаемого ai c сигналом переноса из предыдущего разряда сi. Значение сигнала переноса сi+1 в следующий разряд зависит от трех переменных Qi, ai и ci. Из таблицы истинности 3: ci+1=Qiai+ ai ci+ Qici=Qiai+(ai+Qici) (1.6) Очевидно, что: V0=a0 Таблица 3. Состояния входов, выходов и импульсов разрешения счета накопительнотельного сумматора. Qi ai сi Si ci+1 Vi 0 0 0 0 0 0 0 1 0 1 0 1 1 0 0 1 0 0 1 1 0 0 1 1 0 0 1 1 0 1 0 1 1 0 1 0 1 0 1 0 1 1 1 1 1 1 1 0 Рис. 8. Накапливающий параллельный сумматор с последовательным переносом. На рис. 8 представлена схема накапливающего сумматора, реализованная на JK-триггерах и элеиентах И-ИЛИ-НЕ. Сигналы управления Vi и переноса сi формируются схемой по выражениям (1.5) и (1.6) соответственно. Перед началом работы триггеры сбрасываются и слагаемые подаются последовательно друг за другом в парафазном параллельном коде. Через промежуток времени, достаточный для образования сигналов управления Vi и переноса ci+1 поступает синхроимпульс ti, устанавливающий JK-триггер в соответствующее состояние. Затем процесс повторяется, поступает второе слагаемое - А и по синхроимпульсу t2 суммируется в JK-триггере с предыдущим слагаемым. Результат суммирования образуется в парафазном коде на выходе триггеров Тг0-Тг3. Как видно из функциональной схемы рисунка 1.10 накапливающая схема является сумматором параллельного действия с последовательным переносом. В многоразрядных сумматорах накапливающего типа также может быть осуществлен параллельный групповой перенос. Способы формирования параллельного переноса такие же, как в комбинационном сумматоре. Сравнивая выражения (1.3), (1.4), (1.6) можно сказать, что параллельный перенос осуществляется также, как и в комбинационном сумматоре. 1.4. ИНТЕГРАЛЬНЫЕ МИКРОСХЕМЫ СУММАТОРОВ Кратко рассмотрим основные сумматоры в интегральном исполнении на сериях ТТЛ: Микросхема К155ИМ3 - быстродействующий четырехразрядный сумматор. Он принимает два четырехразрядных числа по входам данных А0-А3 и B0-B3, а по входу С - сигнал переноса. Внутри этого сумматора имеется схема ускоренного переноса (СУП). Микросхема К555ИМ6 - как и К155ИМ3 складывает два четырехразрядных двоичных числа плюс СУП. Время задержки распространения сигнала от входов к выходам составляет время не более 24 нс, до выхода переноса - не более 17 нс. Микросхема К155ИП3 - четырехразрядное скоростное АЛУ. Оно может работать в двух режимах, выполняя либо 16 арифметических, либо 16 логических операций. Для получения максимального быстродействия в АЛУ присутствует внутренняя СУП. Если от многокорпусного АЛУ не требуется максимального быстродействия, можно использовать последовательный режим переноса между корпусами. Для обеспечения большого быстродействия следует включить между схемами К155ИП3 специальную микросхему ускоренного переноса К155ИП4. Один корпус ИП4 может обслужить четыре АЛУ ИП3. Время задержки распространения сигнала от входа к выходу в ИС К155ИП4 не более 22 нс. У К531ИП4П - 10 нс. Пинцип подключения К155ИП4 к К155ИП3 полностью соответствует принципу, показанному на рис. 1.7. Арифметические схемы в рамках скоростных серий: К1533ИП3 (аналог СН74ЛС181) - АЛУ К1533ИП4 (аналог СН74С182) - схема ускоренного переноса. В серии КМОП тоже имеется набор арифметических устройств: Микросхема 564ИП3 (в планарном корпусе) - четырехразрядное АЛУ. Микросхема 564ИП4 (в планарном корпусе) - схема СУП. 2.АНАЛИТИЧЕСКАЯ ЧАСТЬ 2.1. РАЗРАБОТКА ЭЛЕКТРИЧЕСКОЙ ПРИНЦИПИАЛЬНОЙ СХЕМЫ И ВЫБОР ЭЛЕМЕНТНОЙ БАЗЫ Целью данной работы является разработка восьмиразрядного сумматора на накапливающих элементах; ввод информации (слагаемого) производится в последовательном коде с частотой 30 Мгц. При разработке структуры устройства (см. приложение лист 1) определены следующие функциональные узлы: Схема "упаковки информации" (в нашем случае схема упаковки байта), т.е. схема, в которой последовательный код вводимой иформации преобразуется в параллельный. Эта операция осуществляется на двух регистрах. В первый (входной) регистр информация записывается последовательно бит за битом. После заполнения регистра 8-мью битами информация в параллельном коде переписывается из входного регистра в выходной буферный регистр. Входной регистр должен быть параллельно-последовательным, а выходной - параллельным. Для определения момента записи содержимого сдвигового в буферный регистр в схему введен счетчик, который и определяет момент записи. Собственно сам сумматор. Как указывалось в предыдущей главе, чтобы сумматор сохранял значение суммы сколько угодно долго, после операции сложения в сумматоре должен находиться запоминающий элемент. Таким запоминающим элементом является триггер. Нами был выбран JK-триггер, работающий в счетном режиме. Схема организации переноса. С учетом быстродействия современных серий интегральных схем достаточно использовать последовательный перенос от разряда к разряду с организацией выхода переполнения 8-разрядного сумматора. Схема задержки, определяющая временной интервал между временем ввода очередного слагаемого в сумматор и временем подачи синхроимпульса на триггер. Этот интервал времени определяется временем распространения от переноса от первого разряда к последнему. Выбор элементной базы для сумматора основывается на определении быстродействия и возможной минимальной мощности потребления. В схеме "упаковки байта" выбор элементной базы определяется частотой ввода информации F=30 МГЦ (Т=33нс). Входной сдвиговый регистр выполнен на интегральных схемах (ИС) типа КР1531ИР11 (D2,D4). Предельная частота КР1531ИР11 - 70 МГЦ (приложение лист2). Эта серия выбрана для того, чтобы не усложнять схему "упаковки" и не вводить дополнительных условий на длительность входных сигналов. Для параллельного регистра используются ИС типа КР1533ИР37, на выходе которой фрмируется 8-разрядное слагаемое А(а0,..,а7). Для уменьшения задержек элементы комбинационной логики выьраны на основе серии КР1531. Основой сумматора является JК-триггер, который выполнен на ИС типа КР1533ТВ11. Для надежной работы сумматора на частоте 30 МГЦ схема организации переноса выполнена на интегральных схемах серии КР1531. Ввод информации в последовательном коде производится по синхроимпульсу С на регистр RG1 (D2,D4). Для управления преобразованием последовательного кода в параллельный используется счетчик типа КР1531ИЕ10 (D8). Выходы счетчика изображены на временной диаграмме - эпюры напряжения 2,3,4,5 (см. приложение лист 4). После подсчета восьми импульсов происходит сброс счетчика и счет начинается сначала. Управление счетом осуществляется триггером Тгупр (D5.1,D5.2). Выход счетчика D8 - 11 поступает на вход S Тгупр. На входы 8 и 9 элемента D5.3 поступают сигналы синхроимпульса С и выход инвертированного первого разряда счетчика (D9.3). Схема D5.3 работает как схема совпадения по "0" - эпюры напряжения 1,2 и 7 (см. приложение лист 4). Выход триггера Тгупр через схему ИЛИ-НЕ (D5.4) поступает на вход сброса счетчика D8. Схема D5.4 обеспечивает сброс счетчика D8 от общего сброса ?R или от триггера Тгупр. Выход Тгупр через буфер D9.5 поступает на вход С регистра RG2-D3 и на вход D регистра задержки RG3-D19 (см приложение лист 3). Выходы Q0-Q7 регистра RG2, являясь очередным слагаемым А(а0,...,а7), поступает на входы управления счетных триггеров Тг0-Тг7. Функции управления согласно (1.5) равна: Vi = ai?ci + ?ai ci (2.1), где ai - слагаемое i-того разряда ci - перенос на входе i-того разряда. Эта функция реализуется на схеме ИСКЛЮЧАЮЩИЕ ИЛИ (сумматор по модулю 2), используется ИС типа КР1531ЛП5 (D6,D16). Выходы D6,D16 поступают на входы JK-триггера Тг0-Тг7 (D10,..,D13). Подача синхроимпульса на С-входы триггеров Тг0-Тг7 осуществляется после передачи сигнала переноса от первого разряда к последнему и формирования импульса переполнения сумматора. Для нулевого разряда сумматора (триггер Тг0) согласно (2.1) V0=a0, т.к. отсутствует перенос с0, поэтому выход Q0 (а0) RG2 поступает непосредственно на вход JK триггера Тг0. Перенос с2 формируется согласно (1.6), для этого используется ИС типа КР1531ЛР9 (D14) с инвертором D21.1. Потенциалы переносов следующих разрядов (С3,..,С8) образуются последовательно; для их организации используются элементы D15, D20, D17, D18, D22, D23 и инверторы на D21 соответственно. Через интервал времени, равный времени передачи переноса от первого разряда к последнему, с выхода 2 регистра G3 (D19) поступает сигнал на вход С триггеров Тг0-Тг7. Одновременно на триггере D24 фиксируется сигнал переполнения D23 сумматора. Время выдачи результата суммы на выходном регистре D7 определяется временем задержки распрстранения Тг0-Тг7. Определено, что для этого выход 5-го разряда регистра D19 соединен с входом С регистра D7. Для увеличения помехозащищенности по входу схемы введен элемент триггера Шмитта с использованием на входах: вход С(30 МГЦ), общий сброс ?R и информационный вход D. Для этого применена ИС типа КР1531ТЛ3. Он дает возможность увеличить помехозащищенность на ?400 мВ относительно Uпор = 1,3 В. [3] На выходе усройства накапливающего сумматора используется ИС типа КР1533ИР37 (D7) и КР15ЛП8 (D25) для возможности отключения выходов схем от магистрали (режим высокого импеданса выходов). Управление высокоимпедансным состоянием выходов выведено на разъем (Х-22В). На функциональной схеме возможность высокоимпедансным состоянием выходов не обозначено, т.к. она не несет функциональной нагрузки. 2.2. ОПРЕДЕЛЕНИЕ ВРЕМЕННЫХ ПАРАМЕТРОВ УСТРОЙСТВА В табл. 4 указаны задержки ИС серий КР1531 и КР1533, используемых в данном устройстве. Таблица 4. Таблица временных параметров ИС, используемых в сумматоре. Номер в схеме Тип ИС Время опережения относительно С-входа, (Топ) нс Минимальная длительность импульса С, (Тмин) нс Время задержки распространения, (Тр) нс Аналог D1 КР1531ТЛ3 - - 10 - D2,D4 КР1531ИР11 10 - 10 74F194 D3,D7 КР1533ИР37 15 - 14 ALS574 D5 КР1531ЛЕ1 - - 3 14F02 D6,D16 КР1531ЛП5 - - 8 74F86 D8 КР1531ИЕ10 - 8 11 74F161 D9,D21 КР1531 ЛН1 - - 3 74F04 D10-D13 КР1533ТВ11 22 16,5 20 ALS114 D14,D15, D17,D18, D20,D22, D23 КР1531ЛР9 - - 7,5 74F64 D19 КР1533ИР8 8 10 17 ALS164 D24 КР1533ТМ2 15 14,5 18 ALS74 D25 КР1533ЛП8 15 LS125 Временной интервал для определения формирования суммы считаем от начала 8-го импульса - эпюры напряжения 8,9,10,11. На входах управления D6,D16 очередное слагаемое Аi установится за время, равное сумме задержек: Тp1 - задержка распространения в регистре D2,D4 - 10нс. Тop - время необходимое для установления информации регистра D3 - относительно С-входа - 15 нс. Тp2 - задержкр распространения в регистре D3 - 14 нс. Та = Тp1+Тop+Тp2 = 10+15+14= 39 нс. Далее по функциональной схеме считаем задержки на распространение переноса: Тc=Тp (D1.4)+Тp (D9.4)+Тp (D14+D21)*7 = 10+3+(7,5+3)*7 =90 нс. Значит задержка переноса от первого разряда к последнему: Тc=90 нс. Задержка установления слагаемого Та по расчетам больше периода Т=33 нс; регистр задержки включается по первому импульсу (о чем буде подробно сказано ниже), поэтому время задержки распространения переноса Тс имеет смысл считать относительно первого импульса. Возможная задержка установления слагаемого Та относительно первого импульса: ?Та=Та-33 нс = 39 -36 = 6 нс. Общая задержка относительно первого импульса составит: Тас ? Тс + ?Та = 90 нс + 6 нс = 96 нс. Значит стнхроимпульс С триггеров Тг0-Тг7 должен быть задержан относительно 1 импульса Тз > 96 нс. Задержка в устройстве выполнена на сдвиговом регистре D19, которая работает следующим образом - эпюры напряжения 12-16 (см. приложение лист 4,): с выхода D9.5 по первому импульсу сдвиговый регистр записывается "1", которая "обегает" все выходы 0-7 с задержкой 33 нс, т.к. на С вход регистр подается тактовая частота F=30 МГц, поэтому задержка синхроимпульса Тг0-Тг7 будет кратна 33 нс. Ближайшее число относительно 96 нс, кратное 33, 33*3=99, поэтому выход 2 регистра D19 соединен с С-входом триггеров Тг0-Тг7. С учетом задержки распрстранения в регистре D19 Тас=33 нс*3 + 10 нс = 109 нс. Триггеры D10-D13 срабатываеют по спаду импульса положительной полярности на С-входе. Импульс на С-входе равен 33 нс (длительность импульса 2 выхода регистра D19), а время опережения на JK-входах относительно фронта спада импульса С равняется 22 нс, т.к. длительность самого импульса больше Топ, Топ не учитываем. Результат суммы по выходам Q0-Q7 триггеров с учетом задержек распространения будет определен через время, равное Тсум=109 нс +33 нс + Тп(D10-D13) = 109 + 33 + 16,5 ? 160 нс - эпюра напряжения 19 (см. приложение лист 4). Аналогично определению задержки на С-входе D10-D13 относительно Тас, определяется задержкой синхроимпульса (Топ) на выходном регистре D7 сучетом времени опережения информации на его информационных входах относительно фронта синхроимпульса С: Топ=Тсум+Топ (D7)=160+15=175 нс. К числу 175 ближайшее число , кратное 33 - 198 (33*6), т.е. 5-й выход регистра D19 соединен с С-входом регистра D7: Твых=33 нс * 6 нс + Тп(D7) = 33*6+14 = 212 нс. Время ввода 8 бит информации (Твв) в последовательном коде при частоте 30 Мгц: Твв = 33 нс * 8 = 264 нс. Сравнивая Твв и Твых, очевидно, что Твых < Твв, т.е. за время ввода очередного байта-слагаемого в устройстве складывается предыдущее слагаемое с содержимым в сумматоре и результат суммы выводится в параллельном коде на выходном регистре с результатом переполнения в сумматоре. 2.3.РАСЧЕТ ПОТРЕБЛЯЕМОЙ МОЩНОСТИ Расчет потребляемой мощности сводится к определению суммы потребляемых мощностей на каждом элементе схемы, общая потребляемая мощность рассчитывается по формуле: Pобщ = P1n1 + P2n2 + ... + Pnnn (2.2), где Pn - мощность потребления n-м элементом, n - количество элементов, Pобщ - общая потребляемая мощность. Потребляемая мощность каждого элемента схемы определяется по формуле: Pn = UипIп (2.2), где Uип - напряжение питания элемента, In - ток потребления n-м элементом. Подставляя в формулу (2.2) данные, находим полную потребляемую мощность накапливающего сумматора: Pпот КР1531ТЛ3 = 60 мВт Pпот КР1531ИР11 = 275 мВт Pпот КР1533ИР37 = 135 мВт Pпот КР1531ЛЕ1= 50 мВт Pпот КР1531ЛП5 = 100 мВт Pпот КР1531ИЕ10 = 275 мВт Pпот КР1531ЛН1 = 21 мВт Pпот КР1533ТВ11 = 22,5 мВт Pпот КР1531ЛР9 = 30 мВт Pпот КР1533ТМ2 = 20 мВт Pпот КР1533ЛП8 = 25 мВТ Робщ = 60 + 550 + 270 + 50 + 200 + 275 + 42 + 90 + 210 + 20 + 25 = 1792 мВт ? 1,8 Вт 2.4. СРАВНИТЕЛЬНАЯ ХАРАКТЕРИСТИКА СЕРИЙ ТТЛ Серии ТТЛ представляют собой наиболее распространенные семейства логических элементов, с помощью этих семейств можно удовлетворить все потребности, которые возникают при построении цифровых схем и устройств. Цифровая логика имеет несколько "субсемейств", которые определялись развитием ТТЛ-логики. Серия К155 (аналог 74), К555 (аналог 74LS), КР1533 (аналог 74ALS) и, наконец КР1531 (аналог 74F) - все эти серии выполняют одни и те же функции и имеют хорошую совместимость между собой. Они различаются по быстродействию, по рассеиваемой мощности, по нагрузочной способности и логическим уровням. Таблица5. Сравнительная характеристика перспективных серий ТТЛ. Тип серии ТТЛ Потр. Мощн., мВт Задержка Распростр., tp Коэф. разветвл. Макс. частота, МГц К555 (SN74LS) 2 9,5 20 45 КР1533 (SN74ALS) 1 5,0 35 50 КР1531 (74F) 4 2,0 35 140 Характеристики ТТЛ-серий: НАПРЯЖЕНИЕ ПИТАНИЯ - 5 В ? 5%. ВХОД СЕРИЙ ТТЛ в состоянии низкого уровня представляет собой токовую нагрузку для управляющего источника сигнала, например 0,25 мА для К55-серии. Следовательно, для поддержания на входе низкого уровня необходимо обеспечить отвод тока. Поскольку выходные каскады схем ТТЛ обладают хорошей нагрузоспособностью, сопряжение между элементами различных серий ТТЛ не представляет сложности. ВЫХОД СЕРИЙ ТТЛ в состоянии НИЗКОГО уровня ведет себя как насыщенный транзистор, на котором напряжение близко к нулю, а в состоянии ВЫСОКОГО уровня - как повторитель с высоким сопротивлением. 3. КОНСТРУКТОРСКАЯ ЧАСТЬ 3.1.РАЗРАБОТКА И ОПИСАНИЕ КОНСТРУКЦИИ НАКАПЛИВАЮЩЕГО СУММАТОРА При разработке конструкции накапливающего сумматора необходимо обеспечить высокие эксплуатационные характеристики. Согласно заданию на курсовое проектирование устройство будет использоваться в стационарных условиях. При этих условиях к нему не будут предъявляться жесткие требования по габаритным размерам, но следует обратить внимание на совершенство конструкции, состоящее в выборе оптимальных размеров платы, размеров печатных проводников, контактных площадок, отверстий, технологичности. В настоящее время при проектировании электронной аппаратуры на элементах жесткой логика для соединения элементов друг с другом используется метод холодной сварки или метод накрутки. Двухсторонняя печатная плата представляет собой типовой элемент замены (ТЭЗ) с размерами 220 на 125 мм. Толщина печатной платы - 3 мм, шаг координатной сетки - 1.25 мм, ширина печатных проводников, изготовленных комбинированным позитивным методом, не менее 0,3 мм. Длина выводов элементов не должна превышать 1,5 мм. В качестве материала, из которого изготовлена печатная плата, используется фольгированный стеклотекстолит СФ-2-50-3, обладающий высокой механической прочностью, высоким удельным сопротивлением и высокими тепло- и хладостойкостью. Для соединения платы с ответной частью используются разъемы СНП 34С-135. Элементы на печатной плате располагаются линейно, многоразрядно, так, чтобы не требовалось дополнительного охлаждения. Для установки ИМС и навесных элементов имеются метеллические отверстия в узлах координатной сетки. Диаметр отверстий должен быть больше диаметра выводов элементов на 0.15-0.05 мм. ИМС и радиоэлементы устанавливаются с одной стороны платы на расстоянии между поверхностью платы и ИМС - 0,5 мм, между платой и радиоэлементом - не более 0,3 мм. Пайку радиоэлементов и монтаж проводов осуществляют низкотемпературным припоем ПОС - 61 (ГОСТ 2 1. 931-76). Поверхности деталей, подлежащие пайке, должны быть зачищены и покрыты флюсом. После пайки, для удаления остатков флюса и других загрязнений сборочную единицу промывают в бензиново-спиртовой смеси. Достоинством данной конструкции является простота монтажа и сборки, а также свободный доступ к электрорадиоэлементам. 3.2. РАСЧЕТ НАДЕЖНОСТИ КОНСТРУКЦИИ Надежность - свойство объекта выполнять заданные функции, сохраняя во времени значение установленных эксплуатационных показателей в допустимых пределах, соответствующих режимах и условиях эксплуатации. К основным показателям надежности относятся: вероятность безотказной работы; интенсивность отказов; наработка на отказ; средняя наработка на отказ. Вероятность безотказной работы - это вероятность того, что в заданный интервал времени не произойдет отказа. Вероятность безотказной работы определяется по формуле: P(t) = e-Lt, где е - основание натурального логарифма, L - интенсивность отказов, T - время работы системы. Величина t показывает, какая часть элементов по отношению к общему количеству исправно работающих элементов в среднем выходит за единицу времени. Интенсивность отказов может быть вычислена по формуле: L = 1 / Tор, где Тор - средняя наработка на отказ. При нормальной работе, когда закончена проработка изделия, интенсивность отказов можно принять за константу. Окончательный расчет надежности производится с учетом эксплуатационных коэффицинтов, показывающих, каким образом изменяется интенсивность отказом при изменении каждого из воздействующих факторов: температурного, коэффициента влажности, давления, вибрации, ударных нагрузок. В этом случае интенсивность отказов каждого входящего в блок элемента рассчитывается по формуле: L = L0a1a2a3, где L0 - начальная интенсивность отказов элемента при нормальных условиях, a1, a2, a3 - коэффициенты воздействующих факторов. Обычно при расчете надежности ограничиваются тремя коэффицментами: коэффициент условий эксплуатации, для стационарных условий - 10; температурный коэффициент, определяется по графическим зависимостям; коэффициент нагрузки, который характеризуется для каждого элемента электрическим режимом в схеме, рассчитывается по формулам: для резисторов: а3 = Рраб / Рном, где Рном - номинальная потребляемая мощность, Рраб - мщность, потребляемая в рабочем режиме. для конденсаторов: а3 = Uраб / Uном, где Uном - номинальное напряжение конденсатора, Uраб - рабочее напряжение конденсатора. для ИМС: а3 = Краз. раб. / Краз. ном., где Краз. раб. - рабочий коэффициент разветвления, Краз. ном. - номинальный коэффициент разветвления. Вычисленные данные заносим в таблицу. Таблица 2.3. Расчет надежности. Наименование и тип элемента Интенс. Отказов (?0,000001) Коэф. Нагр. Темп. коэф Кол-во Эл-в, шт. Интенс. Отказов (?0,000001) Микросхема КР1531ТЛ3 0,02000 0,2 0,10 1 0,00040 Микросхема КР1531ИР11 0,02000 0,16 0,10 2 0,00064 Микросхема КР1533ИР37 0,02000 0,96 0,10 2 0,00384 Микросхема КР1531ЛЕ1 0,02000 0,24 0,10 1 0,00048 Микросхема КР1531ЛП5 0,02000 0,32 0,10 2 0,00128 Микросхема КР1531ИЕ10 0,02000 0,08 0,10 1 0,00016 Микросхема КР1531ЛН1 0,02000 0,72 0,10 1 0,00144 Микросхема КР1531ЛН1 0,02000 1,0 0,10 1 0,00200 Микросхема КР1533ТВ11 0,02000 0,24 0,10 4 0,00192 Микросхема КР1531ЛР9 0,02000 0,04 0,10 7 0,00056 Микросхема КР1533ИР8 0,02000 0,36 0,10 1 0,00072 Микросхема КР1533ТМ2 0,02000 0,04 0,10 1 0,00008 Микросхема КР1533ЛП8 0,02000 0,04 0,10 1 0,00008 Плата 0,085 1,00 1,00 1,00 0,08500 Пайка 0,0001 1,00 1,00 536 0,05360 Резистор МЛТ - 0,125 0,15 0,0007 0,3 1 0,00003 Конденсаторы К-5 а 0,15 0,15 0,30 10 0,06750 Разъем 0,1 1,00 1,00 1 0,01000 Итого 0,27023 С учетом воздействия внешних условий (К = 10) суммарная интенсивность отказов составляет 2,7023 * 10-6. Среднее время безотказной работы (наработка на отказ), соответствующее рассчитанному значению суммарной интенсивности отказов составляет: Т = 370055 ч. ЭКСПЕРИМЕНТАЛЬНАЯ ЧАСТЬ Экспериментальная часть проекта заключается в том, чтобы произвести проверку и наладку накапливающего сумматора. Прежде, чем приступить к проверке схемы, необходимо проверить правильность монтажа, а также убедиться в отсутствии коротких замыканий между проводниками. Проверку функционирования устройства можно произвести с помощью стенда контроля логических блоков. Практически разработанный сумматор не требует наладки, необходимо только проверить работу схему, для чего блок подключить к стенду. При проверке электрических параметров сумматора следует использовать для проверки функционирования аналоговой части схемы осцилограф С1-72 или любой другой прибор такого же класса. В процессе проверки могут быть обнаружены следующие неисправности: Допущены ошибки в коммутации схемы. Отсутствует контакт соединений элементов. Вышла из строя ИМС. Полное отсутствие информации на выходе. ЗАКЛЮЧЕНИЕ В результате работы над курсовым проектом разработан накапливающий сумматор, удовлетворяющий требованиям задания и технической характеристики. Данный сумматор построен на интегральных схемах средней степени интеграции. Высокая надежность, экономичность данного сумматора достигнута путем применения в данной схеме микросхем серии. За счет применения унифицированных деталей в разработанном устройстве достигается большая степень технологичности, в частности, коэффициент преемственности равен 0,98, а коэффициент повторяемости равен 1,64. Применение интегральных микросхем и метода холодной сварки позволяют снизить трудоемкость монтажно-сборочных работ. СПИСОК ЛИТЕРАТУРЫ: А. Нешумова. "Электронные вычислительные машины и системы" В. У. Титце и К. Шенк. "Полупроводниковая схемотехника" В. Л. Шило. "Популярные цифровые микросхемы" К. П. Миловзоров. "Элементы информационных систем" 1 1 Работа на этой странице представлена для Вашего ознакомления в текстовом (сокращенном) виде. Для того, чтобы получить полностью оформленную работу в формате Word, со всеми сносками, таблицами, рисунками, графиками, приложениями и т.д., достаточно просто её СКАЧАТЬ.  |
|
Банк готовых работ
Форма заказа
Скачать работу
экономические  Copyright © refbank.ru 2005-2024
Все права на представленные на сайте материалы принадлежат refbank.ru. Перепечатка, копирование материалов без разрешения администрации сайта запрещено. |
|